// ****************************************************************************** 
// Copyright     :  Copyright (C) 2018, Hisilicon Technologies Co. Ltd.
// File name     :  hipciec_dl_reg_reg_offset_field.h
// Project line  :  Platform And Key Technologies Development
// Department    :  CAD Development Department
// Author        :  xxx
// Version       :  1.0
// Date          :  2017/10/24
// Description   :  The description of xxx project
// Others        :  Generated automatically by nManager V4.2 
// History       :  xxx 2018/03/16 18:03:12 Create file
// ******************************************************************************

#ifndef __HIPCIEC_DL_REG_REG_OFFSET_FIELD_H__
#define __HIPCIEC_DL_REG_REG_OFFSET_FIELD_H__

#define HIPCIEC_DL_REG_DL_TX_FC_INIT_CYCLE_LEN    6
#define HIPCIEC_DL_REG_DL_TX_FC_INIT_CYCLE_OFFSET 0

#define HIPCIEC_DL_REG_DL_FC_INIT_ALLTIME_LIMIT_LEN    12
#define HIPCIEC_DL_REG_DL_FC_INIT_ALLTIME_LIMIT_OFFSET 0

#define HIPCIEC_DL_REG_FC_INIT_ALLTIME_RETRAIN_EN_LEN    8
#define HIPCIEC_DL_REG_FC_INIT_ALLTIME_RETRAIN_EN_OFFSET 0

#define HIPCIEC_DL_REG_DL_ACK_LATENCY_CYCLE_G1_LEN    13
#define HIPCIEC_DL_REG_DL_ACK_LATENCY_CYCLE_G1_OFFSET 0

#define HIPCIEC_DL_REG_DL_ACK_LATENCY_CYCLE_G2_LEN    13
#define HIPCIEC_DL_REG_DL_ACK_LATENCY_CYCLE_G2_OFFSET 0

#define HIPCIEC_DL_REG_DL_ACK_LATENCY_CYCLE_G3_LEN    13
#define HIPCIEC_DL_REG_DL_ACK_LATENCY_CYCLE_G3_OFFSET 0

#define HIPCIEC_DL_REG_DL_ACK_LATENCY_CYCLE_G4_LEN    13
#define HIPCIEC_DL_REG_DL_ACK_LATENCY_CYCLE_G4_OFFSET 0

#define HIPCIEC_DL_REG_DL_RX_NAKD_TLP_NUM_LIMIT_LEN    8
#define HIPCIEC_DL_REG_DL_RX_NAKD_TLP_NUM_LIMIT_OFFSET 0

#define HIPCIEC_DL_REG_DL_DUP_ACK_NUM_LIMIT_EN_LEN    1
#define HIPCIEC_DL_REG_DL_DUP_ACK_NUM_LIMIT_EN_OFFSET 8
#define HIPCIEC_DL_REG_DL_DUP_ACK_NUM_LIMIT_LEN       8
#define HIPCIEC_DL_REG_DL_DUP_ACK_NUM_LIMIT_OFFSET    0

#define HIPCIEC_DL_REG_DL_NAK_TIME_LIMIT_EN_LEN    1
#define HIPCIEC_DL_REG_DL_NAK_TIME_LIMIT_EN_OFFSET 13
#define HIPCIEC_DL_REG_DL_NAK_TIME_LIMIT_LEN       13
#define HIPCIEC_DL_REG_DL_NAK_TIME_LIMIT_OFFSET    0

#define HIPCIEC_DL_REG_TL_DL_CR_NULL_TIME_LIMIT_EN_LEN    1
#define HIPCIEC_DL_REG_TL_DL_CR_NULL_TIME_LIMIT_EN_OFFSET 17
#define HIPCIEC_DL_REG_TL_DL_CR_NULL_TIME_LIMIT_LEN       17
#define HIPCIEC_DL_REG_TL_DL_CR_NULL_TIME_LIMIT_OFFSET    0

#define HIPCIEC_DL_REG_DL_REPLAY_CYCLE_EXTENDED_LEN    15
#define HIPCIEC_DL_REG_DL_REPLAY_CYCLE_EXTENDED_OFFSET 13
#define HIPCIEC_DL_REG_DL_REPLAY_CYCLE_LEN             13
#define HIPCIEC_DL_REG_DL_REPLAY_CYCLE_OFFSET          0

#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_P_CYCLE_G1_LEN    13
#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_P_CYCLE_G1_OFFSET 0

#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_P_CYCLE_G2_LEN    13
#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_P_CYCLE_G2_OFFSET 0

#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_P_CYCLE_G3_LEN    13
#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_P_CYCLE_G3_OFFSET 0

#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_P_CYCLE_G4_LEN    13
#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_P_CYCLE_G4_OFFSET 0

#define HIPCIEC_DL_REG_DL_RX_FC_UPDATE_TIME_LIMIT_EN_LEN    1
#define HIPCIEC_DL_REG_DL_RX_FC_UPDATE_TIME_LIMIT_EN_OFFSET 12
#define HIPCIEC_DL_REG_DL_RX_FC_UPDATE_TIME_LIMIT_LEN       12
#define HIPCIEC_DL_REG_DL_RX_FC_UPDATE_TIME_LIMIT_OFFSET    0

#define HIPCIEC_DL_REG_DL_ECC_1BIT_ERR_CNT_LEN    5
#define HIPCIEC_DL_REG_DL_ECC_1BIT_ERR_CNT_OFFSET 0

#define HIPCIEC_DL_REG_DL_ECC_2BIT_ERR_CNT_LEN    5
#define HIPCIEC_DL_REG_DL_ECC_2BIT_ERR_CNT_OFFSET 0

#define HIPCIEC_DL_REG_DL_ECC_2BIT_ERR_ADDR_LEN    10
#define HIPCIEC_DL_REG_DL_ECC_2BIT_ERR_ADDR_OFFSET 16
#define HIPCIEC_DL_REG_DL_ECC_1BIT_ERR_ADDR_LEN    10
#define HIPCIEC_DL_REG_DL_ECC_1BIT_ERR_ADDR_OFFSET 0

#define HIPCIEC_DL_REG_DL_LCRC_ERR_NUM_LEN    8
#define HIPCIEC_DL_REG_DL_LCRC_ERR_NUM_OFFSET 0

#define HIPCIEC_DL_REG_DL_DCRC_ERR_NUM_LEN    8
#define HIPCIEC_DL_REG_DL_DCRC_ERR_NUM_OFFSET 0

#define HIPCIEC_DL_REG_DL_VC7_INIT_FC_STATE_LEN    3
#define HIPCIEC_DL_REG_DL_VC7_INIT_FC_STATE_OFFSET 25
#define HIPCIEC_DL_REG_DL_VC6_INIT_FC_STATE_LEN    3
#define HIPCIEC_DL_REG_DL_VC6_INIT_FC_STATE_OFFSET 22
#define HIPCIEC_DL_REG_DL_VC5_INIT_FC_STATE_LEN    3
#define HIPCIEC_DL_REG_DL_VC5_INIT_FC_STATE_OFFSET 19
#define HIPCIEC_DL_REG_DL_VC4_INIT_FC_STATE_LEN    3
#define HIPCIEC_DL_REG_DL_VC4_INIT_FC_STATE_OFFSET 16
#define HIPCIEC_DL_REG_DL_VC3_INIT_FC_STATE_LEN    3
#define HIPCIEC_DL_REG_DL_VC3_INIT_FC_STATE_OFFSET 13
#define HIPCIEC_DL_REG_DL_VC2_INIT_FC_STATE_LEN    3
#define HIPCIEC_DL_REG_DL_VC2_INIT_FC_STATE_OFFSET 10
#define HIPCIEC_DL_REG_DL_VC1_INIT_FC_STATE_LEN    3
#define HIPCIEC_DL_REG_DL_VC1_INIT_FC_STATE_OFFSET 7
#define HIPCIEC_DL_REG_DL_VC0_INIT_FC_STATE_LEN    3
#define HIPCIEC_DL_REG_DL_VC0_INIT_FC_STATE_OFFSET 4
#define HIPCIEC_DL_REG_DL_DLCMSM_STATE_LEN         3
#define HIPCIEC_DL_REG_DL_DLCMSM_STATE_OFFSET      0

#define HIPCIEC_DL_REG_DL_RETRY_START_SEQ_EN_LEN    1
#define HIPCIEC_DL_REG_DL_RETRY_START_SEQ_EN_OFFSET 12
#define HIPCIEC_DL_REG_DL_RETRY_START_SEQ_LEN       12
#define HIPCIEC_DL_REG_DL_RETRY_START_SEQ_OFFSET    0

#define HIPCIEC_DL_REG_DL_RETRY_FIFO_EMPTY_LEN    1
#define HIPCIEC_DL_REG_DL_RETRY_FIFO_EMPTY_OFFSET 31
#define HIPCIEC_DL_REG_DL_RETRY_FIFO_FULL_LEN     1
#define HIPCIEC_DL_REG_DL_RETRY_FIFO_FULL_OFFSET  30
#define HIPCIEC_DL_REG_DL_RETRY_FIFO_R_PTR_LEN    14
#define HIPCIEC_DL_REG_DL_RETRY_FIFO_R_PTR_OFFSET 16
#define HIPCIEC_DL_REG_DL_RETRY_FIFO_W_PTR_LEN    14
#define HIPCIEC_DL_REG_DL_RETRY_FIFO_W_PTR_OFFSET 0

#define HIPCIEC_DL_REG_DL_DFX_APB_READ_RETRY_ADDRESS_LEN    10
#define HIPCIEC_DL_REG_DL_DFX_APB_READ_RETRY_ADDRESS_OFFSET 0

#define HIPCIEC_DL_REG_DL_DFX_APB_READ_RETRY_DATA_DW0_LEN    32
#define HIPCIEC_DL_REG_DL_DFX_APB_READ_RETRY_DATA_DW0_OFFSET 0

#define HIPCIEC_DL_REG_DL_DFX_APB_READ_RETRY_DATA_DW1_LEN    32
#define HIPCIEC_DL_REG_DL_DFX_APB_READ_RETRY_DATA_DW1_OFFSET 0

#define HIPCIEC_DL_REG_DL_DFX_APB_READ_RETRY_DATA_DW2_LEN    32
#define HIPCIEC_DL_REG_DL_DFX_APB_READ_RETRY_DATA_DW2_OFFSET 0

#define HIPCIEC_DL_REG_DL_DFX_APB_READ_RETRY_DATA_DW3_LEN    32
#define HIPCIEC_DL_REG_DL_DFX_APB_READ_RETRY_DATA_DW3_OFFSET 0

#define HIPCIEC_DL_REG_DL_DFX_APB_READ_RETRY_DATA_DW4_LEN    32
#define HIPCIEC_DL_REG_DL_DFX_APB_READ_RETRY_DATA_DW4_OFFSET 0

#define HIPCIEC_DL_REG_DL_DFX_APB_READ_RETRY_DATA_DW5_LEN    32
#define HIPCIEC_DL_REG_DL_DFX_APB_READ_RETRY_DATA_DW5_OFFSET 0

#define HIPCIEC_DL_REG_DL_DFX_APB_READ_RETRY_DATA_DW6_LEN    32
#define HIPCIEC_DL_REG_DL_DFX_APB_READ_RETRY_DATA_DW6_OFFSET 0

#define HIPCIEC_DL_REG_DL_DFX_APB_READ_RETRY_DATA_DW7_LEN    32
#define HIPCIEC_DL_REG_DL_DFX_APB_READ_RETRY_DATA_DW7_OFFSET 0

#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_CPL_INT_STATUS_LEN    1
#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_CPL_INT_STATUS_OFFSET 16
#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_NP_INT_STATUS_LEN     1
#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_NP_INT_STATUS_OFFSET  15
#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_P_INT_STATUS_LEN      1
#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_P_INT_STATUS_OFFSET   14
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_CPL_INT_STATUS_LEN    1
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_CPL_INT_STATUS_OFFSET 13
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_NP_INT_STATUS_LEN     1
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_NP_INT_STATUS_OFFSET  12
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_P_INT_STATUS_LEN      1
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_P_INT_STATUS_OFFSET   11
#define HIPCIEC_DL_REG_DL_CORRECT_ERR_CNT_TIMEOUT_INT_STATUS_LEN      1
#define HIPCIEC_DL_REG_DL_CORRECT_ERR_CNT_TIMEOUT_INT_STATUS_OFFSET   10
#define HIPCIEC_DL_REG_RX_FC_UPDATE_TIMEOUT_INT_STATUS_LEN            1
#define HIPCIEC_DL_REG_RX_FC_UPDATE_TIMEOUT_INT_STATUS_OFFSET         9
#define HIPCIEC_DL_REG_DL_MAC_RETRAIN_CNT_OVER_INT_STATUS_LEN         1
#define HIPCIEC_DL_REG_DL_MAC_RETRAIN_CNT_OVER_INT_STATUS_OFFSET      8
#define HIPCIEC_DL_REG_TL_DL_CREDIT_NULL_TIMEOUT_INT_STATUS_LEN       1
#define HIPCIEC_DL_REG_TL_DL_CREDIT_NULL_TIMEOUT_INT_STATUS_OFFSET    7
#define HIPCIEC_DL_REG_DL_NAK_TIMER_TIMEOUT_INT_STATUS_LEN            1
#define HIPCIEC_DL_REG_DL_NAK_TIMER_TIMEOUT_INT_STATUS_OFFSET         6
#define HIPCIEC_DL_REG_DL_DUP_TLP_ACK_CNT_ROLLOVER_INT_STATUS_LEN     1
#define HIPCIEC_DL_REG_DL_DUP_TLP_ACK_CNT_ROLLOVER_INT_STATUS_OFFSET  5
#define HIPCIEC_DL_REG_LINK_FAIL_DL_INT_STATUS_LEN                    1
#define HIPCIEC_DL_REG_LINK_FAIL_DL_INT_STATUS_OFFSET                 4
#define HIPCIEC_DL_REG_RETRAIN_DL_INT_STATUS_LEN                      1
#define HIPCIEC_DL_REG_RETRAIN_DL_INT_STATUS_OFFSET                   3
#define HIPCIEC_DL_REG_ECC_2B_ERR_DL_INT_STATUS_LEN                   1
#define HIPCIEC_DL_REG_ECC_2B_ERR_DL_INT_STATUS_OFFSET                2
#define HIPCIEC_DL_REG_ECC_1B_ERR_DL_INT_STATUS_LEN                   1
#define HIPCIEC_DL_REG_ECC_1B_ERR_DL_INT_STATUS_OFFSET                1
#define HIPCIEC_DL_REG_INIT_TIMEOUT_DL_INT_STATUS_LEN                 1
#define HIPCIEC_DL_REG_INIT_TIMEOUT_DL_INT_STATUS_OFFSET              0

#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_CPL_INT_MSK_LEN    1
#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_CPL_INT_MSK_OFFSET 16
#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_NP_INT_MSK_LEN     1
#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_NP_INT_MSK_OFFSET  15
#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_P_INT_MSK_LEN      1
#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_P_INT_MSK_OFFSET   14
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_CPL_INT_MSK_LEN    1
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_CPL_INT_MSK_OFFSET 13
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_NP_INT_MSK_LEN     1
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_NP_INT_MSK_OFFSET  12
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_P_INT_MSK_LEN      1
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_P_INT_MSK_OFFSET   11
#define HIPCIEC_DL_REG_DL_CORRECT_ERR_CNT_TIMEOUT_INT_MSK_LEN      1
#define HIPCIEC_DL_REG_DL_CORRECT_ERR_CNT_TIMEOUT_INT_MSK_OFFSET   10
#define HIPCIEC_DL_REG_RX_FC_UPDATE_TIMEOUT_INT_MSK_LEN            1
#define HIPCIEC_DL_REG_RX_FC_UPDATE_TIMEOUT_INT_MSK_OFFSET         9
#define HIPCIEC_DL_REG_DL_MAC_RETRAIN_CNT_OVER_INT_MSK_LEN         1
#define HIPCIEC_DL_REG_DL_MAC_RETRAIN_CNT_OVER_INT_MSK_OFFSET      8
#define HIPCIEC_DL_REG_TL_DL_CREDIT_NULL_TIMEOUT_INT_MSK_LEN       1
#define HIPCIEC_DL_REG_TL_DL_CREDIT_NULL_TIMEOUT_INT_MSK_OFFSET    7
#define HIPCIEC_DL_REG_DL_NAK_TIMER_TIMEOUT_INT_MSK_LEN            1
#define HIPCIEC_DL_REG_DL_NAK_TIMER_TIMEOUT_INT_MSK_OFFSET         6
#define HIPCIEC_DL_REG_DL_DUP_TLP_ACK_CNT_ROLLOVER_INT_MSK_LEN     1
#define HIPCIEC_DL_REG_DL_DUP_TLP_ACK_CNT_ROLLOVER_INT_MSK_OFFSET  5
#define HIPCIEC_DL_REG_LINK_FAIL_DL_INT_MSK_LEN                    1
#define HIPCIEC_DL_REG_LINK_FAIL_DL_INT_MSK_OFFSET                 4
#define HIPCIEC_DL_REG_RETRAIN_DL_INT_MSK_LEN                      1
#define HIPCIEC_DL_REG_RETRAIN_DL_INT_MSK_OFFSET                   3
#define HIPCIEC_DL_REG_ECC_2B_ERR_DL_INT_MSK_LEN                   1
#define HIPCIEC_DL_REG_ECC_2B_ERR_DL_INT_MSK_OFFSET                2
#define HIPCIEC_DL_REG_ECC_1B_ERR_DL_INT_MSK_LEN                   1
#define HIPCIEC_DL_REG_ECC_1B_ERR_DL_INT_MSK_OFFSET                1
#define HIPCIEC_DL_REG_INIT_TIMEOUT_DL_INT_MSK_LEN                 1
#define HIPCIEC_DL_REG_INIT_TIMEOUT_DL_INT_MSK_OFFSET              0

#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_CPL_INT_RO_LEN    1
#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_CPL_INT_RO_OFFSET 16
#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_NP_INT_RO_LEN     1
#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_NP_INT_RO_OFFSET  15
#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_P_INT_RO_LEN      1
#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_P_INT_RO_OFFSET   14
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_CPL_INT_RO_LEN    1
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_CPL_INT_RO_OFFSET 13
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_NP_INT_RO_LEN     1
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_NP_INT_RO_OFFSET  12
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_P_INT_RO_LEN      1
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_P_INT_RO_OFFSET   11
#define HIPCIEC_DL_REG_DL_CORRECT_ERR_CNT_TIMEOUT_INT_RO_LEN      1
#define HIPCIEC_DL_REG_DL_CORRECT_ERR_CNT_TIMEOUT_INT_RO_OFFSET   10
#define HIPCIEC_DL_REG_RX_FC_UPDATE_TIMEOUT_INT_RO_LEN            1
#define HIPCIEC_DL_REG_RX_FC_UPDATE_TIMEOUT_INT_RO_OFFSET         9
#define HIPCIEC_DL_REG_DL_MAC_RETRAIN_CNT_OVER_INT_RO_LEN         1
#define HIPCIEC_DL_REG_DL_MAC_RETRAIN_CNT_OVER_INT_RO_OFFSET      8
#define HIPCIEC_DL_REG_TL_DL_CREDIT_NULL_TIMEOUT_INT_RO_LEN       1
#define HIPCIEC_DL_REG_TL_DL_CREDIT_NULL_TIMEOUT_INT_RO_OFFSET    7
#define HIPCIEC_DL_REG_DL_NAK_TIMER_TIMEOUT_INT_RO_LEN            1
#define HIPCIEC_DL_REG_DL_NAK_TIMER_TIMEOUT_INT_RO_OFFSET         6
#define HIPCIEC_DL_REG_DL_DUP_TLP_ACK_CNT_ROLLOVER_INT_RO_LEN     1
#define HIPCIEC_DL_REG_DL_DUP_TLP_ACK_CNT_ROLLOVER_INT_RO_OFFSET  5
#define HIPCIEC_DL_REG_LINK_FAIL_DL_INT_RO_LEN                    1
#define HIPCIEC_DL_REG_LINK_FAIL_DL_INT_RO_OFFSET                 4
#define HIPCIEC_DL_REG_RETRAIN_DL_INT_RO_LEN                      1
#define HIPCIEC_DL_REG_RETRAIN_DL_INT_RO_OFFSET                   3
#define HIPCIEC_DL_REG_ECC_2B_ERR_DL_INT_RO_LEN                   1
#define HIPCIEC_DL_REG_ECC_2B_ERR_DL_INT_RO_OFFSET                2
#define HIPCIEC_DL_REG_ECC_1B_ERR_DL_INT_RO_LEN                   1
#define HIPCIEC_DL_REG_ECC_1B_ERR_DL_INT_RO_OFFSET                1
#define HIPCIEC_DL_REG_INIT_TIMEOUT_DL_INT_RO_LEN                 1
#define HIPCIEC_DL_REG_INIT_TIMEOUT_DL_INT_RO_OFFSET              0

#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_CPL_INT_SET_LEN    1
#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_CPL_INT_SET_OFFSET 16
#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_NP_INT_SET_LEN     1
#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_NP_INT_SET_OFFSET  15
#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_P_INT_SET_LEN      1
#define HIPCIEC_DL_REG_RX_FC_VC1_UPDATE_TIMEOUT_P_INT_SET_OFFSET   14
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_CPL_INT_SET_LEN    1
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_CPL_INT_SET_OFFSET 13
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_NP_INT_SET_LEN     1
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_NP_INT_SET_OFFSET  12
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_P_INT_SET_LEN      1
#define HIPCIEC_DL_REG_RX_FC_VC0_UPDATE_TIMEOUT_P_INT_SET_OFFSET   11
#define HIPCIEC_DL_REG_DL_CORRECT_ERR_CNT_TIMEOUT_INT_SET_LEN      1
#define HIPCIEC_DL_REG_DL_CORRECT_ERR_CNT_TIMEOUT_INT_SET_OFFSET   10
#define HIPCIEC_DL_REG_RX_FC_UPDATE_TIMEOUT_INT_SET_LEN            1
#define HIPCIEC_DL_REG_RX_FC_UPDATE_TIMEOUT_INT_SET_OFFSET         9
#define HIPCIEC_DL_REG_DL_MAC_RETRAIN_CNT_OVER_INT_SET_LEN         1
#define HIPCIEC_DL_REG_DL_MAC_RETRAIN_CNT_OVER_INT_SET_OFFSET      8
#define HIPCIEC_DL_REG_TL_DL_CREDIT_NULL_TIMEOUT_INT_SET_LEN       1
#define HIPCIEC_DL_REG_TL_DL_CREDIT_NULL_TIMEOUT_INT_SET_OFFSET    7
#define HIPCIEC_DL_REG_DL_NAK_TIMER_TIMEOUT_INT_SET_LEN            1
#define HIPCIEC_DL_REG_DL_NAK_TIMER_TIMEOUT_INT_SET_OFFSET         6
#define HIPCIEC_DL_REG_DL_DUP_TLP_ACK_CNT_ROLLOVER_INT_SET_LEN     1
#define HIPCIEC_DL_REG_DL_DUP_TLP_ACK_CNT_ROLLOVER_INT_SET_OFFSET  5
#define HIPCIEC_DL_REG_LINK_FAIL_DL_INT_SET_LEN                    1
#define HIPCIEC_DL_REG_LINK_FAIL_DL_INT_SET_OFFSET                 4
#define HIPCIEC_DL_REG_RETRAIN_DL_INT_SET_LEN                      1
#define HIPCIEC_DL_REG_RETRAIN_DL_INT_SET_OFFSET                   3
#define HIPCIEC_DL_REG_ECC_2B_ERR_DL_INT_SET_LEN                   1
#define HIPCIEC_DL_REG_ECC_2B_ERR_DL_INT_SET_OFFSET                2
#define HIPCIEC_DL_REG_ECC_1B_ERR_DL_INT_SET_LEN                   1
#define HIPCIEC_DL_REG_ECC_1B_ERR_DL_INT_SET_OFFSET                1
#define HIPCIEC_DL_REG_INIT_TIMEOUT_DL_INT_SET_LEN                 1
#define HIPCIEC_DL_REG_INIT_TIMEOUT_DL_INT_SET_OFFSET              0

#define HIPCIEC_DL_REG_DL_FC_UPDATE_INFINITE_EN_LEN    1
#define HIPCIEC_DL_REG_DL_FC_UPDATE_INFINITE_EN_OFFSET 0

#define HIPCIEC_DL_REG_TX_VENDOR_DLLP_DONE_LEN    1
#define HIPCIEC_DL_REG_TX_VENDOR_DLLP_DONE_OFFSET 25
#define HIPCIEC_DL_REG_TX_VENDOR_DLLP_REQ_LEN     1
#define HIPCIEC_DL_REG_TX_VENDOR_DLLP_REQ_OFFSET  24
#define HIPCIEC_DL_REG_TX_VENDOR_DLLP_DATA_LEN    24
#define HIPCIEC_DL_REG_TX_VENDOR_DLLP_DATA_OFFSET 0

#define HIPCIEC_DL_REG_RX_VENDOR_DLLP_VLD_LEN     1
#define HIPCIEC_DL_REG_RX_VENDOR_DLLP_VLD_OFFSET  24
#define HIPCIEC_DL_REG_RX_VENDOR_DLLP_DATA_LEN    24
#define HIPCIEC_DL_REG_RX_VENDOR_DLLP_DATA_OFFSET 0

#define HIPCIEC_DL_REG_INSERT_2BIT_ERR_LEN    1
#define HIPCIEC_DL_REG_INSERT_2BIT_ERR_OFFSET 2
#define HIPCIEC_DL_REG_INSERT_1BIT_ERR_LEN    1
#define HIPCIEC_DL_REG_INSERT_1BIT_ERR_OFFSET 1
#define HIPCIEC_DL_REG_ALLOW_CORRECT_N_LEN    1
#define HIPCIEC_DL_REG_ALLOW_CORRECT_N_OFFSET 0

#define HIPCIEC_DL_REG_DL_DFX_APB_READ_RETRY_DONE_LEN    1
#define HIPCIEC_DL_REG_DL_DFX_APB_READ_RETRY_DONE_OFFSET 0

#define HIPCIEC_DL_REG_DFX_UPDATE_TIME_CYCLE_LEN    12
#define HIPCIEC_DL_REG_DFX_UPDATE_TIME_CYCLE_OFFSET 0

#define HIPCIEC_DL_REG_DFX_LCRC_INSERT_ERR_EN_LEN    1
#define HIPCIEC_DL_REG_DFX_LCRC_INSERT_ERR_EN_OFFSET 1
#define HIPCIEC_DL_REG_DFX_DCRC_INSERT_ERR_EN_LEN    1
#define HIPCIEC_DL_REG_DFX_DCRC_INSERT_ERR_EN_OFFSET 0

#define HIPCIEC_DL_REG_MAC_BP_TIMER_LEN    16
#define HIPCIEC_DL_REG_MAC_BP_TIMER_OFFSET 0

#define HIPCIEC_DL_REG_DFX_RETRY_CNT_LEN    16
#define HIPCIEC_DL_REG_DFX_RETRY_CNT_OFFSET 0

#define HIPCIEC_DL_REG_FC_PH_CNT_CONFIG_LEN    8
#define HIPCIEC_DL_REG_FC_PH_CNT_CONFIG_OFFSET 0

#define HIPCIEC_DL_REG_FC_PD_CNT_CONFIG_LEN    12
#define HIPCIEC_DL_REG_FC_PD_CNT_CONFIG_OFFSET 0

#define HIPCIEC_DL_REG_FC_NPH_CNT_CONFIG_LEN    8
#define HIPCIEC_DL_REG_FC_NPH_CNT_CONFIG_OFFSET 0

#define HIPCIEC_DL_REG_FC_NPD_CNT_CONFIG_LEN    12
#define HIPCIEC_DL_REG_FC_NPD_CNT_CONFIG_OFFSET 0

#define HIPCIEC_DL_REG_FC_CPLH_CNT_CONFIG_LEN    8
#define HIPCIEC_DL_REG_FC_CPLH_CNT_CONFIG_OFFSET 0

#define HIPCIEC_DL_REG_FC_CPLD_CNT_CONFIG_LEN    12
#define HIPCIEC_DL_REG_FC_CPLD_CNT_CONFIG_OFFSET 0

#define HIPCIEC_DL_REG_DL_MAC_RETRAIN_CNT_LEN    8
#define HIPCIEC_DL_REG_DL_MAC_RETRAIN_CNT_OFFSET 0

#define HIPCIEC_DL_REG_DL_MAC_RETRAIN_LINKDOWN_EN_LEN    1
#define HIPCIEC_DL_REG_DL_MAC_RETRAIN_LINKDOWN_EN_OFFSET 8
#define HIPCIEC_DL_REG_DL_MAC_RETRAIN_LIMIT_LEN          8
#define HIPCIEC_DL_REG_DL_MAC_RETRAIN_LIMIT_OFFSET       0

#define HIPCIEC_DL_REG_INIT_FC_SEND_EN_LEN    1
#define HIPCIEC_DL_REG_INIT_FC_SEND_EN_OFFSET 0

#define HIPCIEC_DL_REG_DLLP_RX_COUNT_NUM_LEN    32
#define HIPCIEC_DL_REG_DLLP_RX_COUNT_NUM_OFFSET 0

#define HIPCIEC_DL_REG_DLLP_TX_COUNT_NUM_LEN    32
#define HIPCIEC_DL_REG_DLLP_TX_COUNT_NUM_OFFSET 0

#define HIPCIEC_DL_REG_SEND_RETRY_EN_LEN     1
#define HIPCIEC_DL_REG_SEND_RETRY_EN_OFFSET  3
#define HIPCIEC_DL_REG_SEND_UPDATE_EN_LEN    1
#define HIPCIEC_DL_REG_SEND_UPDATE_EN_OFFSET 2
#define HIPCIEC_DL_REG_SEND_NAK_EN_LEN       1
#define HIPCIEC_DL_REG_SEND_NAK_EN_OFFSET    1
#define HIPCIEC_DL_REG_SEND_ACK_EN_LEN       1
#define HIPCIEC_DL_REG_SEND_ACK_EN_OFFSET    0

#define HIPCIEC_DL_REG_SEQ_NUM_CHANGE_LEN       12
#define HIPCIEC_DL_REG_SEQ_NUM_CHANGE_OFFSET    1
#define HIPCIEC_DL_REG_SEQ_NUM_CHANGE_EN_LEN    1
#define HIPCIEC_DL_REG_SEQ_NUM_CHANGE_EN_OFFSET 0

#define HIPCIEC_DL_REG_DL_DFX_RX_DLLP_TYPE_MASK_LEN    15
#define HIPCIEC_DL_REG_DL_DFX_RX_DLLP_TYPE_MASK_OFFSET 8
#define HIPCIEC_DL_REG_DLLP_TYPE_LEN                   8
#define HIPCIEC_DL_REG_DLLP_TYPE_OFFSET                0

#define HIPCIEC_DL_REG_VC1_CPL_UPDATE_EN_LEN    1
#define HIPCIEC_DL_REG_VC1_CPL_UPDATE_EN_OFFSET 5
#define HIPCIEC_DL_REG_VC1_NP_UPDATE_EN_LEN     1
#define HIPCIEC_DL_REG_VC1_NP_UPDATE_EN_OFFSET  4
#define HIPCIEC_DL_REG_VC1_P_UPDATE_EN_LEN      1
#define HIPCIEC_DL_REG_VC1_P_UPDATE_EN_OFFSET   3
#define HIPCIEC_DL_REG_VC0_CPL_UPDATE_EN_LEN    1
#define HIPCIEC_DL_REG_VC0_CPL_UPDATE_EN_OFFSET 2
#define HIPCIEC_DL_REG_VC0_NP_UPDATE_EN_LEN     1
#define HIPCIEC_DL_REG_VC0_NP_UPDATE_EN_OFFSET  1
#define HIPCIEC_DL_REG_VC0_P_UPDATE_EN_LEN      1
#define HIPCIEC_DL_REG_VC0_P_UPDATE_EN_OFFSET   0

#define HIPCIEC_DL_REG_RX_NAK_COUNT_LEN    16
#define HIPCIEC_DL_REG_RX_NAK_COUNT_OFFSET 0

#define HIPCIEC_DL_REG_RX_BAD_DLLP_LEN     1
#define HIPCIEC_DL_REG_RX_BAD_DLLP_OFFSET  8
#define HIPCIEC_DL_REG_RX_DLLP_TYPE_LEN    8
#define HIPCIEC_DL_REG_RX_DLLP_TYPE_OFFSET 0

#define HIPCIEC_DL_REG_ACKD_SEQ_LEN    12
#define HIPCIEC_DL_REG_ACKD_SEQ_OFFSET 0

#define HIPCIEC_DL_REG_NEXT_TRANSMIT_SEQ_LEN    12
#define HIPCIEC_DL_REG_NEXT_TRANSMIT_SEQ_OFFSET 0

#define HIPCIEC_DL_REG_NEXT_RCV_SEQ_LEN    12
#define HIPCIEC_DL_REG_NEXT_RCV_SEQ_OFFSET 0

#define HIPCIEC_DL_REG_DFX_FIFO_RD_PTR_LEN    6
#define HIPCIEC_DL_REG_DFX_FIFO_RD_PTR_OFFSET 0

#define HIPCIEC_DL_REG_DFX_FIFO_26_0_LEN    27
#define HIPCIEC_DL_REG_DFX_FIFO_26_0_OFFSET 0

#define HIPCIEC_DL_REG_DFX_FIFO_37_27_LEN    11
#define HIPCIEC_DL_REG_DFX_FIFO_37_27_OFFSET 0

#define HIPCIEC_DL_REG_ECO_DL_LEN                       14
#define HIPCIEC_DL_REG_ECO_DL_OFFSET                    2
#define HIPCIEC_DL_REG_REG_IGNORE_DLLP_TYPE_BIT4_LEN    1
#define HIPCIEC_DL_REG_REG_IGNORE_DLLP_TYPE_BIT4_OFFSET 1
#define HIPCIEC_DL_REG_DL_UP_CONFIG_LEN                 1
#define HIPCIEC_DL_REG_DL_UP_CONFIG_OFFSET              0

#define HIPCIEC_DL_REG_TX_FEATURE_TIMER_CFG_LEN    11
#define HIPCIEC_DL_REG_TX_FEATURE_TIMER_CFG_OFFSET 0

#define HIPCIEC_DL_REG_DL_CORRECT_ERR_CNT_CFG_LEN       15
#define HIPCIEC_DL_REG_DL_CORRECT_ERR_CNT_CFG_OFFSET    1
#define HIPCIEC_DL_REG_DL_CORRECT_ERR_CNT_CFG_EN_LEN    1
#define HIPCIEC_DL_REG_DL_CORRECT_ERR_CNT_CFG_EN_OFFSET 0

#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_TIMER_SHIFT_LEN    2
#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_TIMER_SHIFT_OFFSET 4
#define HIPCIEC_DL_REG_DL_FC_UPDATE_MODE_SEL_LEN          1
#define HIPCIEC_DL_REG_DL_FC_UPDATE_MODE_SEL_OFFSET       0

#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_NP_CYCLE_G1_LEN    13
#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_NP_CYCLE_G1_OFFSET 0

#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_NP_CYCLE_G2_LEN    13
#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_NP_CYCLE_G2_OFFSET 0

#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_NP_CYCLE_G3_LEN    13
#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_NP_CYCLE_G3_OFFSET 0

#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_NP_CYCLE_G4_LEN    13
#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_NP_CYCLE_G4_OFFSET 0

#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_CPL_CYCLE_G1_LEN    13
#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_CPL_CYCLE_G1_OFFSET 0

#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_CPL_CYCLE_G2_LEN    13
#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_CPL_CYCLE_G2_OFFSET 0

#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_CPL_CYCLE_G3_LEN    13
#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_CPL_CYCLE_G3_OFFSET 0

#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_CPL_CYCLE_G4_LEN    13
#define HIPCIEC_DL_REG_DL_TX_FC_UPDATE_CPL_CYCLE_G4_OFFSET 0

#endif // __HIPCIEC_DL_REG_REG_OFFSET_FIELD_H__
